一种模数转换器的采样保持/增益减法电路设计

　　流水线结构模数（A/D）转换器中最主要的部件是采样保持/减法增益电路，它的性能决定了整个模数转换器的性能。

　　一般的流水结构每级都会有冗余位用于数字校正，然而，这种校正方法只能消除比较器的失调产生的误差，降低比较器的设计难度，对于其它的误差（如运放的有限增益、采样放大电容失配、电荷注入及温度漂移造成的误差不能有效消除，而且这样对于运放、采样放大电容的匹配等的设计要。求很高，增加了设计的难度。

　　为了有效消除有限增益、电容失配、温度漂移及放大器失调等误差，前人提出了数字校准技术，这种校准技术可在正常数据转换实现之前测量出测量值与理想值之间的误差，存于片上存储器中，正常数据转换过程中可再将已知的误差值取出，对测量值进行补偿，从而实现数字域的“校准”。而且可以根据需要在不同的工作环境下实现校准以实现最优的转换精度。这种数字校准技术的提出，将误差的消除从模拟域转换到数字域，有效地降低了模拟电路的设计难度。

　　本文设计的采样保持/增益减法电路就是为高速算法型流水线模数转换器的应用而设计的，用简单的采样保持结构，结合数字校准技术就可以实现高速度高精度的模拟数字转换，从而大大降低了模数转换系统的设计难度。

　　2 运算放大器设计

　　在流水线模数转换器设计中，采样保持运算放大器是采样保持电路设计的核心，其直流增益及频率特性直接影响到整体电路的性能，为了达到高速高精度的要求，运放必须有高直流增益、高单位增益带宽的特点。

　　10位精度、70MHz数字域自校准流水线型模数转换器的周期约为14.3ns，因采用两相不交迭时钟，用于采样保持时间小于半个周期，采样保持电路要在5ns的时间内达到LSB/2即0.05%的精度，所以运放的增益要大于60dB。但运用了数字域自校准技术，运放有限增益所引起的误差能够被纠正，所以运放的增益不需要太高。因此高带宽和高速高精度是首要目标。

　　采样保持电路的速度和精度取决于运算放大器的建立状态，快速度的建立要求很高的单位增益频率，准确的建立则要求高的直流增益。一种运放同时获得两个性能并不容易，高增益要求低电流偏置、长沟道及多级结构；高单位增益频率需要单级短沟道、高电流偏置。共源共栅结构是一种可以获得高增益而且不会降低单位增益频率的解决方法。

　　综合考虑上述因素，本设计中选择了调节型层叠共源共栅结构来获得高开环增益、高单位增益带宽及合理的电压摆幅。如图1所示，运放采用全差分结构，增益提升两层叠nMOS差分对以及三层叠PMOS电流源负载。

　　这种结构可以通过共源共栅结构及增益提升电路141获得高的输出阻抗及足够的开环增益带宽来提供足够的建立性能以满足70MHz采样频率的要求。其主极点是由负载电容和差分对的跨导决定的，非主极点由共源共栅的节点及增益提升电路决定，这样设计的运放不需要额外的补偿电容。

　　为了减小功耗及芯片面积，并考虑到各级所需·的带宽、精度的不同，流水线中各级运放的尺寸可逐级减小，一般来说逐级缩小的比例为0.7，这样可以有效地降低功耗并能满足精度的要求。VB1,VB2,VB3是运放的偏置电压，可用电流源电路产生，VB是共模反馈产生的尾电流源偏置电压。

　　3 共模反馈电路

　　本设计中由于采用具有很大交流阻抗的恒流源作为负载，输出共模电平对器件的特性和失配相当敏感，而且不能通过差动反馈来达到稳定，因此必须增加共模反馈网络来检测二个输出端的共模电平。共模反馈电路可以采用连续时间电路或开关电容电路来实现，考虑到在流水线模数转换器中有现成的两相不交叠时钟，所以选择了开关电容共模反馈。这种动态开关电容结构的共模负反馈电路实现简单，动态开关电容也不会消耗额外的功耗，有更好的稳定性能I610设计中的共模反馈电路由两对电容组成，具体电路如图2所示。

　　Φ1、Φ2为两相不交迭时钟。Cl和C2是用来保持共模输出电压和VB之间的差值，C3和C4在每次Φ2闭合时存储VCM-VBO的初始电压，在Φ1闭合时将存储的电荷分配给C1和C2，使，如果VBO上所加的偏置电压与VB所需的理想电压比较相近的话可以近似保证，这样就达到了控制共模输出电平的目的。

　　每一级的共模反馈电容值的选择也遵循了比例取值的原则，比例值取0.7。图中C1=C2,C3=C4,共模电压VCM=VDD/2,VB为共模负反馈电路（CMFB）的输出电压，作为运放尾电流源的偏置，VBO是尾电流源的理想偏置电压。

　　4 保持减法增益电路的设计

　　图3为每级lbit结构的传输特性的理想曲线但在实际中会出现各种误差（如运放的有限增益、电容失配、比较器失调、电荷注入及时钟馈通），会使单级电压传输曲线出现偏差。

　　为了能通过数字校准技术来纠正这些误差，采样保持/增益减法电路的设计要能在校准的时序内实现数据校准的功能。由于整个系统的精确度取决于最高位的精度，所以算法型流水线模数转换器的目标就是校准高几位的数据，被校准的高位采样保持/增益减法电路的原理图如图4所示。

　　由图3的电压传输曲线可以看出，当发生增益误差或偏移误差时，电压余量V。会出现超出1V,}f的情况，这样就会出现判决电平的丢失（decisionlevels missing）。为了保证电容失配等误差不会导致判决电平的丢失，最有效的方法就是人为地将级间增益减小为小于2，这样即便出现误差也不会出现V,超出士Vf的情况。同时，电压余数极值和参考边界电压之间的差值所引起的失码（codes missing）也可以通过数字校准技术来消除11.210本设 计 中 为了将级间增益减小，加入了两个相同的小电容C31,C32来使级间增益减小到小于2,比如说1.95，当然也可以更多地减小这个值，但是减小太多的话就必须增加更多的冗余级来补偿余量极值范围减小带来的失码误差，图4中电容C11=C12=C21=C22=C1=C,C31=C32=C2=0.025C。双层金属电容的上极板连到运放的输人端。

　　当在采样周期时模拟输人Vin连接到C11,C12,C21,C22的下极板上，C31,C32的下极板接到1.5V电源，如图4（b）所示；当处于放大周期时，C11,C21,C31,C32的下极板连接到运放的输出，C21,C22的下极板通过S3和S4分别连接到1V或2V的参考电压上，S3和S4的开断是由高位的数字输出来决定的，S3和S4的选择表现为加1V或是减1V，简化图如图4（c）所示。采样保持电路的电荷传递推导如下：

　　而当本级处于被校准状态时，S1开关打开，S2合上，两端的模拟输人都接到参考电平1.5V上，相当于差分的模拟输人电平为0，再通过前级的数字输出量D;。对当前级CMOS开关S3,S4实现控制，从而得出电压传输曲线中的SO和S1两个模拟电压输出，这两个模拟电压被后级逐级量化，再通过对量化结果的分析计算就可得出增益误差及各项失调系数用于正常转换时的数字校准。

　　由于人为的将级间增益减小致使出现失码误差，以及为了提高误差系数测量的准确性，算法型流水线模数转换器增加了多级冗余位。冗余数据位采用了正常的2倍增益，不需要数字校准，原理图如图5所示。

　　流水线结构中的很大一部分都是采用开关电容来实现的，所以开关的性能对整个电路的影响是很大的，开关影响电路的主要因素有：导通电阻对采样速度及带宽的影响、电荷注人及时钟馈通。通过本文中采用的全差分结构及底极板采样技术可以有效地消除后两种误差14,51，而要消除导通电阻对采样速度及带宽的影响的简单有效的方法就是采用CMOS开关。CMOS开关中PMOS和NMOS开关中的两种相反电荷量相互注人，也可以在一定程度上减少电荷注人引起的误差。另外，在设计中还可使用虚拟器件来减小电荷注人和时钟馈通。开关时序图如图6所示。

　　5 仿真结果

　　本采样保持增益电路仿真使用的是hspice仿真软件，工艺库为CSM0.35CMOS工艺库，运算放大。器的工作电压为3V，当负载为8p时运放的直流增益为65dB，单位增益带宽约为450MHz，相位裕度为64度，功耗14.5mW。图7为输人IM Hz、差分最大值2V的正弦波、采样频率为50MHz时输出曲线。

　　6 结束语