一种实用的双相时钟电路的设计

　　如今电子产品几乎到了“无孔不入”的地步。各行各业，各个领域都有电子产品的应用需求，正是这一巨大的需求市场，推动着集成电路的飞速发展。而作为集成电路的墓础，这些年来半导体工艺技术得到迅速的提高，芯片的集成度每18个月就增长1倍，每三年就有新的一代IC产品问世。国外先进的大规模IC制造工艺从1990年的0.8um, 1993年的0.6um, 1995年的0.35um, 1997年的0.25um, 1999年的0.18um,2003年的0.13um,2009年的0.08 um，直至2012年的0.05 um 。在现代超大规模集成电路发展中时钟可能是最重要的信号，控制着数据处理和传送的速率。时钟为处理高复杂度的数字系统提供了一个结构框架。一个时钟网络将时钟从时钟发生器或时钟源连接到同步元件的时钟输入端。

　　一、常用的时钟电路

　　两相时钟系统用于大多数的数字系统设计中。这种时钟风格的主要思想就是用两相互补交迭的时钟。这两个时钟都满足一个重要特性，就是他们不会同时为高电平。用一个单相时钟生成不重叠两相时钟有多种方法，习惯上采用如图1所示电路。用R-S触发器产生不重登两相时钟的方法。该结构产生两相时钟的墓本原理是：当输入时钟CLK从“0”跳变到“1”时，上面的或非门输出在经过一个门延迟后，从原先的“1”跳变到‘`0"，同时倒相器的输出也从“I”改变为101，下面的或非门输出从“1”跳变到“0”，同时，倒相器的输出也从“1”改变为‘“0"，上面的或非门在倒相器输出的“0"信号和下面的或非门输出的“0'，信号共同作用下，再经过一个门的延迟，它的输出端从原先的“1”跳变到“0"。同样的道理，当CLK从“1”跳变到“0"，下面的或非门首先响应，使输出CK1从“1”跳变到“0"，但其间经历了两个门延迟时问。这个‘`0'，信号和CLK信号共同作用于上面的或非门，经过一个门延迟使CK2从“0"跳变到1。如此循环往复，由此电路便从单相时钟得到了两相不重叠时钟。从图1可以看出，用R-S触发器产生的双相时钟的电路，由于存在时钟同时为低电平的工作点，对于有些电路显然是不适合的。

　　二、有传输门延迟的时钟发生器

　　图2为有传输门（TG,tr ansmissiong ate）延迟元件的CMOS电路的双相时钟电路。驱动链中的第一个驱动器是一个反相器，链的下面分支由两个级联的反相器构成；而上面的分支由一个传输门和一个反相器组成。传输门用作延迟元件来最小化两个生成的信号间的时钟偏斜。但是要使CKl,CK2的上升沿和下降沿同时发生，必须将传输门和倒相器的延迟时间设计成相等，这一点很难做到。

　　三、双相不盆盛时钟的设计

　　1.设计要求

　　随着集成电路的快速发展，尤其是为了满足高速模数和数模转换器的设计要求，对时钟的要求也越来越严格。在模数和数模电路中对双相时钟有以下几个要求：

　　（1）时钟信号边沿的震动要小（低jitter）。这是由于在DAC中，输出电流信号的时间长短直接影响模拟信号的输出，而模拟电流信号的时间长短是由时钟控制的。

　　（2）双相时钟不应该有同时为低电平的工作点。由于RTZ（Return To Zero）控制信号的特点，如图3所示，当双相时钟都为低时，所有的控制信号都为低，这样使得图4中电流源Iref没有通路，电路工作混乱。

　　2.影响时钟歪斜的几个因素

　　（1）连接时钟树的连线

　　（2）时钟树的拓扑结构

　　（3）时钟的驱动

　　（4）时钟线的负载

　　（5）时钟的上升及下降时间在集成电路内部，时钟信号要驱动大的负载，是负载最重的信号，有可能导致电路延时和时钟偏差。消除的方法之一就是增强驱动能力。

　　3.具体电路设计

　　根据上述设计思想，设计电路如图5所示。该设计用全差分倒相器设计的双相时钟电路，NCK是CK的反相时钟。CK和NCK加到锁存器上，则会产生相应的输出信号，OUTI和OUT2。再将OUT1和OUT2加到另一对锁存器的两端。为了加大驱动能力，时钟输出端接了多个倒相器。在设计中可将倒相器的宽长比设置较大。以增大带负载能力。

　　该电路能很好的符合设计要求。该电路的优点是电路结构简单，并且性能稳定。

　　四、设计仿真脸证

　　对所设计的时钟电路进行仿真（采用ChartedC MOS0.5u m5 v工艺）。仿真结果如图6所示，从结果可以看出产生的两个时钟的边沿的中间电平时间差为0.05 ns，这完全符合电路中关于jitter的要求。同时又能够满足时钟非交迭的要求。

　　五结论